Les prochains microprocesseurs grand public, de génération 45 nanomètres (nm), qui seront mis sur le marché d’ici la fin de l’année, représenteront un saut technologique très notable, plus important que le changement habituel de finesse de gravure. En effet, pour passer de la génération actuelle, en 65nm, à cette nouvelle génération, une importante modification de la structure des transistors a été nécessaire. Cette structure n’avait presque pas été modifiée depuis la fin des années soixante.
Avec la miniaturisation des dernières générations de gravure, l’oxyde est devenu tellement fin (1,2 nm, de l’ordre de quelques atomes) qu’un effet quantique -l’effet tunnel- se fait ressentir, et que des fuites de courant à travers l’oxyde apparaissent. Alors que toute l’industrie de la micro-électronique fait de très nombreux efforts pour limiter la consommation des puces, ce problème est perçu comme un enjeu majeur de développement. Ainsi, lors du passage à la génération 65nm, si l’oxyde n’a pas diminué en taille par rapport à la génération précédente, c’est précisément afin de ne pas trop augmenter la consommation électrique des puces.
Un paramètre important de cet oxyde est sa constante diélectrique (qui est le rapport entre sa permittivité et la permittivité du vide et qui reflète sa capacité d’isolation). Actuellement, les oxydes de types SiO2 ou SiOxNy ont des constantes diélectriques de l’ordre de 4.
Des oxydes à constante élevée, appelés high-k dielectrics, existent et contiennent la plupart du temps de l’Aluminium, du Titane, du Hafnium ou du Zirconium. Plus isolants, ils permettent de réduire significativement les courants de fuites et de progresser dans la miniaturisation. Intel a mis de nombreuses années à les développer et à trouver les meilleures formules pour permettre leur industrialisation.
Le premier problème rencontré réside dans l’accumulation de charges dans les irrégularités de la frontière oxyde-grille, malgré la finesse de la déposition chimique en phase gazeuse (CVD) lors du processus de fabrication. Une méthode alternative, appelée Atomic Layer Deposition (ALD) a été utilisée. Elle permet de déposer des couches très fines et très régulières, permettant ainsi de résoudre le problème.
Malheureusement, les premiers transistors fabriqués étaient beaucoup plus lents que prévus. En effet, des phénomènes de résonance des dipôles du diélectrique entraînaient de fortes vibrations dans le silicium du canal, ralentissant les transferts de charges. Il a été imaginé qu’une augmentation de la densité de charges dans l’électrode de la grille devait limiter cet effet.
Pour ce faire, il fallait donc changer la composition de la grille. La solution retenue consiste à utiliser divers métaux. Il faut utiliser deux métaux différents pour les transistors NMOS et PMOS, puisque leurs grilles n’ont pas les mêmes propriétés. Cette étape a eu lieu vers la fin de l’année 2003.
Enfin, le passage à la phase industrielle obligeait à trouver des métaux qui rassemblent les bonnes caractéristiques, mais qui puissent passer toutes les phases industrielles et qui présentent des phases à hautes températures, notamment lors de la mise en place du drain et de la source. Après de longues recherches, la solution retenue consiste à modifier le processus industriel, en construisant la grille et l’oxyde, après avoir mis en place la source et le drain, ce qui est l’inverse du processus précédemment utilisé.
Finalement, Intel mettra sur le marché, d’ici quelques semaines, des micro-processeurs 45nm utilisant cette technologie. L’alliance IBM (avec AMD) fera de même dans le courant de l’année 2008. Dans les deux cas, ce sont probablement des oxydes à base d’Hafnium, qui sont utilisés. Il n’est cependant pas certain que ces oxydes soient encore utilisés pour les générations suivantes (32nm), ni qu’ils permettent de passer la barre des 22nm.
Source :
– [1] Intel Corporation, Santa Clara, CA – https://www.intel.com et https://www.intel.com/technology/silicon/high-k.htm
– [2] High k Gate Dielectrics for Transistors, Dr. Yue Kuo, Texas A&M University – https://yuekuo.tamu.edu/Hkgd.htm
– [3] High-K Dielectrics, Device group, University of California, Berkeley – https://www-device.eecs.berkeley.edu/highk/index.shtml
Pour en savoir plus, contacts :
– Nouveaux oxydes high k épitaxiés sur silicium: https://leom.ec-lyon.fr/leom_new/files/fichiers/Nouveaux_oxydes.pdf
– Intel’s High-k/Metal Gate Announcement: https://download.intel.com/technology/silicon/HighK-MetalGate-PressFoils-final.pdf
Code brève
ADIT : 51598
Rédacteur :
Jean-Baptiste Kempf – [email protected]
